공학 올립니다 논리회로 설계 및 실험 - 가산기와 감산기 업로드 VM

공학 올립니다 논리회로 설계 및 실험 - 가산기와 감산기 업로드
 

논리회로 설계 및 실험 - 가산기와 감산기

`각 사진마다 LED는 ☆로, 스위치는 ↑로 표시해 놓았습니다.`

7486 IC, 7408 IC 으로 구현한 가산기 회로


반가산기는 2개의 2진 입력과 2개의 2진 출력이 필요하다. 두 개의 2진입력이 되면 출력변수로 합(S)과 캐리(S)를 만든다.

예측 : A와 B입력 0과 0, 1과 1은 S는 0이 출력된다. 나머지는 모두 1이 출력된다. C는 1과 1을 입력한 것만 1이 출력되고 나머지는 모두 0이 출력된다.
결과 : 예측의 결과와 같게 나왔다.
부울대식 : A`B+AB` = S, AB = C


`완성사진` 00 01

10 11. `진리표`
캐리란 ! 반올림이 되는 수를 말한다. 즉 2진수 가산에서 1+1을 했을 때 캐리는 1이되고 합은 0이 된다.

7486 IC, 7408 IC, 7404 IC 칩을 사용해서 구현한 반감산기 회로
2진수의 감산은 보수에 의해 구할 수 있다. Y에 대한 2의 보수를 취한 후 A에 더하여 얻는다.

예측 : A와 B 입력 0과 0, 1과 1을 입력하면 D와 B`는 모두 0이 출력된다. 0과 1은 D는 1, B`는 1이 출력되고, 1과 0은 D는 1, B`는 0이 출력된다.
결과 : 예측결과와 같게 나온다.
부울대식 : A`B＋AB` = D, A`B = B`

`완성사진` 00 01

10 11 `진리표`

7486 IC, 7432 IC, 7408 IC을 사용해서 구현한 전가산기 회로

전가산기는 두 개의 반가산기와 OR게이트로 구현되었다.

예측 : A, B, C를 입력 0, 0, 0과 0, 1, 1과 1, 0, 1과 1, 1, 0을 입력하면 S`는 0이 출력되고 나머지는 모두 1이 출력된다. 0, 0, 1과 1, 0, 1과 1, 1, 0과 1, 1, ,1을 입력하면 C`는 모두 1이 출력된다. 나머지는 모두 0이 출력된다.
결과 : 예측결과 같다.
부울대식 : AB+{(A`B+AB`)}C = C`, [{(A`B+AB`)}C]`C+[{(A`B+AB`)}CC`

`완성사진` 000 001

xxx xxx 100

101 110 111
7486 IC, 7432 IC, 7408 IC, 7404 IC을 사용해서 구현한 전감산기 회로
전감산기는 두 개의 반감산기와 OR게이트로 구현된다.

예측 : A, B, K 입력 0, 0, 0과 0, 1, 0과 1, 0, 1과 1, 1, 0을 입력하면 D`는 모두 0이 출력된다. 나머지는 모두 1이 출력된다. K`는 0, 0, 0과 1, 0, 0과 1, 0, 1과 1, 1, 0을 입력하면 0이 출력된다. 나머지는 모두 1이 출력된다.
결과 : 예측과 같다.
부울대식 : A`B+(A`B+AB`)`K = K`, (…(생략)
 

     
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